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类别:测试/验证IP核(31)

PRBS信号发生器和检查器

N/A

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语 :Verilog

SystemVerilog定向测试台

SystemVerilog定向测试平台。这个项目包含了VHDL测试平台包解析器和使用模型的精确复制。这个…

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语 :其他

VHDL Whisbone测试台

为了开发IP核,需要一个测试平台。该项目提供了一个用VHDL语言编写的测试平台,该平台控制了刺激,控制了系统的性能。

许可:LGPL
叉骨版:B.3.
语 :硬件描述语言(VHDL)

使用Verilog的SoC生成器

N/A

许可:LGPL
语 :Verilog

EzideBug - 易于使用的多功能逻辑仿真工具

EziDebug是一个易于使用的通用逻辑仿真工具,用于验证和调试数字电路。它支持插入扫描链在…

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语 :C / c++

用于自动,自检仿真试验台的PLTBUTILS

PlTbUtils可以轻松创建自动、自检的模拟测试台,并在模拟过程中定位bug。这是一系列…

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语 :硬件描述语言(VHDL)

在Verilog中提升转换器

请在这里描述一下这项工程。它被用作MetaTag(搜索引擎会查看它)。

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语 :Verilog

使用JTAG的cpu到fpga总线事务监视器

一个CPU到FPGA的总线事务监视器,捕获CPU写/读地址/数据到/从驻留在FPGA中的内存映射寄存器,和…

许可:LGPL
语 :Verilog

带有测试任务的DS1621 Verilog模型

DS1621 verilog模型与测试任务。测试元素假定存在低层写/读(用户需要写)和…

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语 :Verilog

现场可编程示波器(FPO)逻辑分析仪

这是FPGA示波器或现场可编程示波器FPO驻留在FPGA随着主要项目,并允许观察他们的信号....

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语 :硬件描述语言(VHDL)

来自和VHDL文件

为了使测试台的刺激,有时需要使用VHDL中的文件。我认为,如果能有一些不同的刺激方案,那将是非常好的……

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语 :硬件描述语言(VHDL)

C - VHDL与模拟器控制FLI的共模

用ModelSim外文接口为c - VHDL联合仿真和Linux x86平台上的模拟器控制编写VHDL测试台…

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语 :硬件描述语言(VHDL)

通用AHB主存根32/64数据位,AHB突发和随机等待状态

通用AHB主存根。采用AXI主站和AXI2AHB桥梁。支持32/64数据位,AHB突发和随机等待状态。该设计…

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语 :Verilog

通用AHB从存根32/64数据位,AHB突发和随机等待状态

通用AHB奴隶存根。支持32/64数据位,AHB突发和随机等待状态。该设计是根据输入参数:地址…

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语 :Verilog

APB和APB3协议的Generic APB Master Stub

通用APB主存根。基于一个AXI主存根和一个AXI2APB桥接。支持APB和APB3协议(APB3是与ready和pslverr…

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语 :Verilog

通用AXI从存根32/64数据位,AXI突发和随机等待状态

通用Axi从存根。支持32/64数据位,AXI突发和随机等待状态。该设计是根据输入参数:地址…

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语 :Verilog

通用的APB从存根APB和APB3协议

通用APB奴隶存根。同时支持APB和APB3协议(APB3带有ready和pslverr)。支持从错误,随机和固定等待状态....

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语 :Verilog

多AXI ID的通用AXI Master Stub,32/64数据位,AXI突发和随机等待状态

通用的AXI主存根。支持多个内部master(多个AXI id), 32/64数据位,AXI突发和随机等待状态。设计是……

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语 :Verilog

HASM TestBench矢量发生器的FPGA/CPLD设计验证

HASM是一个简单的指令模拟器,用于验证FPGA/CPLD设计,必须附加到处理器总线。对比……

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语 :硬件描述语言(VHDL)

独立的简约I2CLCD IP核心

i2clcd是一个最低限度的i2clcd IP核心,它为自定义i2clcd设备的实现提供了基本框架。核心提供了一种手段……

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语 :Verilog